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    • 专利摘要:
    Eine monolithische Halbleitereinrichtung ist durch eine Anzahl Wiederholungszellen (1-0, 1-1, ..., 1-7), die jeweils einen Schaltungsabschnitt (100, 101, ..., 107) und eine Stromquelle (200, 201, ..., 207) zum Zuführen eines Stroms an den Schaltungsabschnitt umfaßt, und durch eine Mehrzahl erster Impedanzschaltungen (R¶3¶) aufgebaut, von denen jede zwischen den Stromquellen von zwei der Wiederholungszellen ausgebildet ist, um die Wirkung von Zellenfehlanpassungen unter den Wiederholungszellen zu verringern.
    公开号:DE102004024210A1
    申请号:DE200410024210
    申请日:2004-05-10
    公开日:2004-12-16
    发明作者:Yuji Kawasaki Nakajima
    申请人:NEC Electronics Corp；
    IPC主号:H03M1-06
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf eine monolithische Halbleitereinrichtung(Chip), umfassend Wiederholungs- oder repetitive Zellen.
    [0002] Beispielsweiseist ein Flash- oder Paralleltyp-Analog/Digital-(A/D) Konverter auseiner großen AnzahlWiederholungzellen aufgebaut. D.h., solch ein A/D-Konverter istaus Komparatoren, um eine analoge Eingangsspannung mit Referenzspannungenzu vergleichen, Verriegelungsschaltungen zum Verriegeln der Ausgangssignaleder Komparatoren und einem Binärkodiererzum Kodieren der Ausgangssignale der Verriegelungsschaltungen aufgebaut.In diesem Fall bilden die Komparatoren Wiederholungszellen in einermonolithischen Halbleitereinrichtung. Jeder der Komparatoren istaus einem Differenzialpaar und einer Stromquelle zum Zuführen einesStroms an denselben aufgebaut. Dies wird später im Detail erläutert.
    [0003] Beidem vorstehend erwähntenA/D-Konverter verschlechtert sich die Differenzial- und Integrallinearität, wennzwischen Wiederholungszellen Fehlanpassungen bzw. Fehler, die ausAbweichungen vom Nennwert resultieren, auftreten.
    [0004] Umdie vorerwähntenFehlanpassungen zwischen Wiederholungszellen zu unterdrücken, istzwischen den Ausgängender Differenzialpaare (siehe US-Patent Nr. 5 175 550) ein Impedanznetzwerkwie ein Widerstand geschaltet. Dies wird auch später im Detail erläutert.
    [0005] Beidem vorerwähntenStand der Technik könnenjedoch, obwohl die Fehlanpassungen, die von Abweichungen vom Nennwertzwischen den Differenzialpaaren der Komparatoren herrühren, unterdrückt werdenkönnen,die Fehlanpassungen, die von Abweichungen vom Nennwert zwischenden Stromquellen der Komparatoren herrühren, nicht unterdrückt werden können, wasimmer noch die Differenzial- und Integrallinearität des vorstehenderwähntenA/D-Konverters beeinträchtigt.
    [0006] Esist ein Ziel der vorliegenden Erfindung, eine monolithische Halbleitereinrichtungzu schaffen, die in der Lage ist, Fehlanpassungen zwischen Wiederholungs-oder repetitiven Zellen insbesondere zwischen ihren Stromquellenzu unterdrücken.
    [0007] Gemäß der vorliegendenErfindung ist eine monolithische Halbleitereinrichtung aus einerMehrzahl Wiederholungszellen aufgebaut. Jede der Wiederholungszellenschließteinen Schaltungsabschnitt und eine Stromquelle zum Zuführen einesStroms an den Schaltungsabschnitt auf. Auch ist eine Mehrzahl Impedanzschaltungenzwischen den Stromquellen von zweien der Wiederholungszellen geschaltet,um die Wirkung von Zellenfehlanpassungen unter den Wiederholungszellenzu reduzieren.
    [0008] Dievorliegende Erfindung wird durch die nachfolgende Beschreibung klarerverständlich,und zwar im Vergleich zum Stand der Technik und unter Bezugnahmeauf die beigefügtenZeichnungen, in denen:
    [0009] 1 ein Schaltungsdiagrammist, das einen 3-Bit-Flash- oder Paralleltyp-A/D-Konverter zeigt,auf den eine erste monolithische Halbleitereinrichtung nach demStand der Technik angewendet ist;
    [0010] 2 ein detailliertes Blockschaltbildder monolithischen Halbleitereinrichtung der 1 ist;
    [0011] 3 ein Ersatzschaltbild zumErläuternder Wirkungsweise der monolithischen Halbleitereinrichtung der 2 ist;
    [0012] 4 ein Schaltbild ist, daseinen 3-Bit-Flash- oder Parallel-A/D-Konverter zeigt, auf den einezweite monolithische Halbleitereinrichtung nach dem Stand der Technikangewendet ist;
    [0013] 5 ein detailliertes Blockschaltbildder monolithischen Halbleitereinrichtung der 4 ist;
    [0014] 6A und 6B Ersatzschaltbilder zur Erläuterungder Wirkungsweise der monolithischen Halbleitereinrichtung der 5 sind;
    [0015] 7 ein Schaltbild ist, daseinen 3-Bit-Flash- oder Parallel-A/D-Konverter zeigt, auf den eineerste Ausführungsformder monolithischen Halbleitereinrichtung gemäß der vorliegenden Erfindungangewendet ist;
    [0016] 8 ein detailliertes Blockschaltbildder monolithischen Halbleitereinrichtung der 7 ist;
    [0017] 9, 10 und 11 Ersatzschaltbilderzum Erläuternder Wirkungsweise der monolithischen Halbleitereinrichtung der 8 sind;
    [0018] 12 ein Schaltbild ist, daseinen 3-Bit-Flash- oder Parallel-A/D-Konverter zeigt, auf den einezweite Ausführungsformder monolithischen Halbleitereinrichtung gemäß der vorliegenden Erfindungangewendet ist; und
    [0019] 13 ein detailliertes Blockschaltbildder monolithischen Halbleitereinrichtung der 12 ist.
    [0020] Bevordie Beschreibung der bevorzugten Ausführungsformen erfolgt, werdenmonolithische Halbleitereinrichtungen nach dem Stand der Technik unterBezugnahme auf 1, 2, 3, 4, 5, 6A und 6B erläutert.
    [0021] In 1, die einen 3-Bit-Flash-oder Paralleltyp-A/D-Konverter zeigt, auf den eine erste monolithischeHalbleitereinrichtung nach dem Stand der Technik angewendet wird,bezeichnen Bezugszeichen 1-0, 1-1, ..., 1-7 Komparatorenzum Vergleichen einer analogen Eingangsspannung Vin mitReferenzspannungen VREF0, VREF1,..., VREF7, die von einer Widerstandskettenschaltung 2,die mit zwei Spannungen VRT und VRB beaufschlagt ist, erzeugt werden.Weiterhin sind Verriegelungsschaltungen 3-0, 3-1,..., 3-7 mit den Komparatoren 1-0, 1-1,..., bzw. 1-7 geschaltet, um die Ausgangssignale der Komparatoren 1-0, 1-1,..., 1-7 zu verriegeln und binäre Ausgangssignale B0, B1, ..., B7 zu erzeugen, die einem Binärkodierer 4 zugeführt werden.Es sei bemerkt, daß dieKomparatoren 1-0, 1-1, ..., 1-7 Wiederholungszellenbilden, die in eine monolithische Halbleitereinrichtung integriertsind.
    [0022] In 2, die eine detaillierteBlockschaltung der monolithischen Halbleitereinrichtung der 1 ist, ist jeder der Komparatoren 1-1, 1-2,..., 1-7 aus einem Differenzialpaar 10i (i = 0,1, ..., 7), gebildet von N-Kanal MOS-Transistoren Q1 undQ2 mit gemeinsamer Quelle, und Widerständen R1, die jeweils mit den Drains der TransistorenQ1 und Q2 geschaltetsind, und einer Stromquelle 20i (i = 0, 1, ..., 7) aufgebaut.
    [0023] DieArbeitsweise der monolithischen Halbleitereinrichtung der 2 wird als nächstes unterBezugnahme auf 3 erläutert, wobeieine großeZahl Komparatoren (Zellen), die in ihrem Ausmaß unbestimmt sind, vorgesehenist.
    [0024] Essei angenommen, daß in 3 ein Strom, der durch dasDifferenzialpaar oder die Stromquelle eines bestimmten Komparators 1-i fließt, vondem Nennwert abweicht und als I + ΔI oder I + δI, wobei ΔI oder δI ein Fehlerstrom ist, definiert werdenkann. Hierbei wird der Strom, der durch das Differenzialpaar fließt, alsdie Summe der Strömedefiniert, die durch die Transistoren Q1 undQ2 fließen. Indiesem Fall ist ΔI= δI, dader Fehlerstrom ΔIoder δInie in die anderen Komparatoren (Zellen) verstreut wird. Deshalbbleiben Fehlanpassungen erhalten, die aus Abweichungen vom Nennwert,die zwischen den Zellen eintreten, resultieren. Beispielsweise werden Unterschiedein der ausgegebenen gemeinsamen Spannung oder der ausgegebenen dynamischenReaktion zwischen den Zellen (erhalten)bleiben, weil sich der Stromjeder Zelle unabhängig ändert. Dies verschlechtertdie Differenzial- und Integrallinearität des A/D-Konverters der 1.
    [0025] In 4, die einen 3-Bit-Flash-oder Paralleltyp A/D Konverter zeigt, auf den eine zweite monolithischeHalbleitereinrichtung nach dem Stand der Technik angewendet wird,sind WiderständeR2 als Impedanzschaltungen zwischen denAusgängender Komparatoren 1-0, 1-1, ..., 1-7 der 1 (siehe U.S. Patent No.5 175 550) geschaltet. Das heißt,daß, wie in 5 dargestellt, die ein detailliertesBlockschaltungsschaubild der monolithischen Halbleitereinrichtungder 4 ist, der AusgangOUTP eines Differenzialpaares 10i über den Widerstand R2 mit dem Ausgang OUTP seines benachbartenDifferenzialpaares 10i-1 oder 10i+1 geschaltetist. Auch ist der Ausgang OUTN eines Differenzialpaares von 10i über den WiderstandR2 mit dem Ausgang OUTN seines benachbartenDifferenzialpaars 10i-1 und 10i+1 geschaltet.
    [0026] DerBetrieb der monolithischen Halbleitereinrichung der 5 wird als nächstes unter Bezugnahme auf 6 erläutert, in der eine große Anzahl Komparatoren(Zellen) als in ihrem Ausmaß unbestimmtvorgesehen sind. 6A istein halber Kreis der 5,bei dem nur ein Zweig jedes Differenzialpaares (Q1)gezeigt ist. Auf der anderen Seite ist 6B eine volle Schaltung der 5, bei der beide Zweigejedes Paares (Q1 und Q2)gezeigt sind.
    [0027] Essei angenommen, daß in 6A ein durch den TransistorQ1 des Differenzialpaares eines bestimmtenKomparators 1-i fließenderStrom vom Nennwert abweicht und als I/2 + δI definiert werden kann, wobei δI ein Fehlerstromist. In diesem Fall können,da der Fehlerstrom δI über dieWiderstände R2 in die anderen Komparatoren (Zellen) gestreut wird,Fehlanpassungen, die von Abweichungen vom Nennwert, die zwischenden Zellen auftreten, resultieren, unterdrückt werden, was die Differenzial-und Integrallinearitätdes A/D Konverters der 4 verbessert.
    [0028] In 6B ist ein weiterer Ersatzschaltkreis der 5 gezeigt. Es sei angenommen,daß in 6B ein durch das Differenzialpaaroder die Stromquelle eines bestimmten Komparators 1-i fließender Stromvom Nennwert abweicht und als I + ΔI oder I + δI definiert werden kann, wobei ΔI oder δI Fehlerströme sind.Hierbei ist der durch das Differenzialpaar fließende Strom als die Summe desdurch Q1 und Q2 fließenden Stromsdefiniert. In diesem Falle ist ΔI= δI, dader Fehlerstrom ΔIoder δIniemals in die anderen Komparatoren (Zellen) verstreut wird. Deshalbbleiben Fehlanpassungen, die von den Abweichungen vom Nennbetragresultieren, die zwischen den Zellen auftreten, bestehen. BeispielsweisewürdenUnterschiede im Ausgang gemeinsamer Spannungen oder in ausgegebenendynamischen Reaktionen zwischen den Zellen bestehen bleiben, weilsich der Strom jeder Zelle unabhängig ändert. Dieswürde dieDifferenzial- und Integrallinearität des A/D Konverters der 4 verschlechtern. Obwohl dieFehlanpassungen, die von den Abweichungen vom Nennwert herrühren, diezwischen den Differenzialpaaren 100, 101, ..., 107 derZellen auftreten, unterdrücktwerden können,könnenin 4 Fehlanpassungen,die von Abweichungen vom Nominalwert, auftretend zwischen den Stromquellen 200, 201,..., 207, herrühren,nicht unterdrücktwerden.
    [0029] In 7, die einen 3-Bit Flash-oder Paralleltyp A/D Konverter zeigt, auf den eine erste Ausführungsformder monolithischen Halbleitereinrichtung gemäß der vorliegenden Erfindungangewendet ist, sind WiderständeR3 als Impedanzschaltungen zwischen denKomparatoren 1-0, 1-1, ..., 1-7 der 1 geschaltet. In diesemFall ist es bevorzugt, daß die Widerstände R3 den gleichen Wert haben. In größerem Detailund wie in 8 gezeigt,sind die WiderständeR3 zwischen Knoten N0,N1, ..., N7 derDifferenzialpaare 100, 101, ..., 107 undden Konstantstromquellen 200, 201, ..., 207 geschaltet.
    [0030] DerBetrieb der monolithischen Halbleitereinrichtung der 8 wird als nächstes unterBezugnahme auf 9, 10 und 11 erläutert, wobei eine große AnzahlKomparatoren (Zellen) vorhanden ist, die in ihrem Ausmaß unbestimmtsind.
    [0031] Essei angenommen, daß in 9 ein durch die Konstantstromquelleeines bestimmten Komparators (i=0) fließender Strom vom Nennwert abweicht undals I + δIdefiniert werden kann, wobei δIein Fehlerstrom ist. V(-4), V(-3), V(-2), V(-1), V(0), V(1), V(2), V(3),V(4), ... sind als jeweilige Spannungen an den gemeinsamen Knotender Differenzialpaare definiert, und W(-4), W(-3), W(-2), W(-1),W(0), W(1), W(2), W(3), W(4), ... sind als die jeweiligen Spannungen dergemeinsamen Ausgangsspannungen der Differenzialpaare definiert.
    [0032] DieAnalyse nur des Fehlerstroms δIkann durch das Prinzip der Überlagerungausgeführtwerden. Das heißt,in 10 sind ΔI(-4), ΔI(-3), ΔI(-2), ΔI(-1), ΔI(0), ΔI(1), ΔI(2), ΔI(3), ΔI(4), ...als Fehlerströmedefiniert, die durch die jeweiligen Differenzialpaare der Komparatoren1-i (i = -4, -3, -2, -1, 0, 1, 2, 3, 4, ...) und dV(-4), dV(-3),dV(-2), dV(-1), dV(0), dV(1), dV(2), dV(3), dV(4), ... als jeweiligeSpannungsänderungenan den gemeinsamen Knoten der Differenzialpaare der Komparatoren 1-i (i= -4, -3, -2, -1, 0, 1, 2, 3, 4, ...), hervorgerufen durch δI, definiert sind.In 10 sind die Differenzialpaare(Q1, Q2) und dieLadungswiderständeR1 als Ersatzschaltung ersetzt, die eineVorspannungsquelle BIAS(-4), BIAS(-3), BIAS(-2), BIAS(-1), BIAS(0),BIAS(1), BIAS(2), BIAS(3), BIAS(4) und Ausgangswiderstände R4 umfaßt.
    [0033] Wiein 11 gezeigt, ist essinnvoll, daß die ImpedanzRx von jedem Knoten die gleiche ist.
    [0034] Darausfolgt, Rx = R3 + (R4 // Rx) ∴ Rx = {R3 + (R3 2 + 4·R3·R4) 1/2}/2
    [0035] Andem Komparator (i=0) kann ein Fehlerstrom ΔI(0) des Differenzialpaares,verursacht durch den Fehlerstrom δI,dargestellt werden durch ΔI(0) = {(R4//Rx//Rx)/R4}·δI.
    [0036] Deshalbkann die Abweichung δW(0)der gemeinsamen Ausgangsspannung des Differenzialpaares dargestelltwerden durch δW(0)= (R1//Rx//Rx)·δI/2.
    [0037] Anden Komparatoren (i = 1 oder -1) ist ΔI(1) = ΔI(-1) = r·ΔI(0) δW(1)= δW(-1)= r·δW(0)wobeir = (R4//Rx)/Rx ist.
    [0038] Ingleicher Weise ist an den Komparatoren (i = 2 oder -2) ΔI(2)= ΔI(-2)= r2·ΔI(0) δW(2)= δW(-2)= r2·δW(0).
    [0039] Imallgemeinen gilt an den Komparatoren (i = n oder -n)
    [0040] Dader Fehlerstrom δI,der durch die Stromquelle des Komparators 1-i (i=0) verursachtist, über dieWiderständeR3 auf die benachbarten Komparatoren (Zellen)gestreut wird, erhältsomit der Strom, der durch jedes Differenzialpaar fließt, nahezuden gleichen Wert. Deshalb werden Unterschiede in der Ausgangsspannungoder der dynamischen Ausgangsreaktion/dem dynamischen Ausgangsverhaltenzwischen den Zellen unterdrückt,und es können Fehlanpassungen,die aus der Abweichung vom Nennwert resultieren, die zwischen denZellen auftritt, unterdrücktwerden, was die Differerenzial- und Integrallinearität des A/DKonverters der 7 verbessert.
    [0041] In 12, die einen 3-Bit Flash-oder Paralleltyp-A/D Konverter darstellt, auf den eine zweite Ausführungsformder monolithischen Halbleitereinrichtung gemäß der vorliegenden Erfindungangewendet wird, werden die Widerstände R2 der 4 als Impedanzschaltungenden Elementen der 7 hinzugefügt. In größerem Detailwerden, wie in 13 gezeigt,die WiderständeR2 zwischen den Ausgängen OUTP und den Differenzialpaaren 100, 101,..., 107 und zwischen den Ausgängen OUTN der Differenzialpaare 100, 101,..., 107 geschaltet.
    [0042] In 12 und 13 werden die Unterschiede in der Ausgangsspannungoder im dynamischen Ausgangsverhalten zwischen den Zellen durchdie WiderständeR3 unterdrückt, und ebenfalls werden Fehlanpassungen,die aus den zwischen den Zellen auftretenden Abweichungen vom Nennwertherrühren,durch die WiderständeR2 unterdrückt. Damit wird die Differenzial-und Integrallinearitätdes A/D Konverters weiter verbessert.
    [0043] Inden vorstehend beschriebenen Ausführungsformen können dieDifferenzialpaare durch bipolare Transistoren gebildet werden. Ebensokann die vorliegende Erfindung auf andere repetitive Zellen alsdie Komparatoren eines Flash- oder Paralleltyp-A/D Konverters, wiebeispielsweise eine Speicherzelle, eine Gate-Anordnung, ein Logikgateoder ein Register mit Differenzialpaaren und konstanten Stromquellenangewendet werden.
    [0044] Wievorstehend erläutert,könnengemäß der ErfindungFehlanpassungen zwischen Wiederholungszellen unterdrückt werden.
    权利要求:
    Claims (8)
    [1] Monolithische Halbleitereinrichtung, umfassend: eineMehrzahl Wiederholungszellen (1-0, 1-1, ..., 1-7),die jeweils einen Schaltungsabschnitt (100, 101,..., 107) und eine Stromquelle (200, 201,... 207) zum Zuführeneines Stromes an den Schaltungsabschnitt umfaßt; und eine Mehrzahlerster Impedanzschaltungen (R3), die jeweilszwischen den Stromquellen von zwei der Wiederholungszellen geschaltetsind, zum Vermindern der Wirkung von Zellenfehlanpassungen unterden Wiederholungszellen.
    [2] Monolithische Halbleitereinrichtung nach Anspruch1, bei der die ersten Impedanzschaltungen gleichwertige Widerstände umfassen.
    [3] Monolithische Halbleitereinrichtung nach Anspruch1, weiter umfassend eine Mehrzahl zweiter Impedanzschaltungen (R2), die jeweils zwischen den Schaltungsabschnittenvon zwei der Wiederholungszellen geschaltet sind, zum weiteren Vermindernvon Zellenfehlanpassungen unter den Wiederholungszellen.
    [4] Monolithische Halbleitereinrichtung nach Anspruch3, bei der die zweiten Impedanzschaltungen gleichwertige Widerstände umfassen.
    [5] Monolithische Halbleitereinrichtung nach Anspruch1, bei der der Schaltungsabschnitt umfaßt: ein Differenzialpaar,das aus ersten und zweiten Transistoren (Q1,Q2) gebildet ist, die gemeinsam mit derStromquelle geschaltet sind; und erste und zweite Lasten/Verbraucher(R1) die jede/r an die ersten bzw. zweitenTransistoren geschaltet sind, wobei der erste Transistor durcheine Eingangsspannung (Vin) gesteuert wird,um fürein erstes Ausgangssignal an einem ersten Ausgangsanschluß (OUTN)zu sorgen, und der zweite Transistor von einer Referenzspannung(VREF0, VREF1, ...,VREF7,) gesteuert wird, um für ein zweitesAusgangssignal an einem zweiten Ausgangsanschluß (OUTP) zu sorgen.
    [6] Monolithische Halbleitereinrichtung nach Anspruch5, bei der die Wiederholungszellen einen Komparator für einenFlash-Analog/Digital-Konverter bilden.
    [7] Monolithische Halbleitereinrichtung nach Anspruch5, die weiter eine Mehrzahl zweiter Impedanzschaltungen (R2) umfaßt,die jede zwischen ersten Ausgangsanschlüssen von zwei der Wiederholungszellen.und zwischen den zweiten Ausgangsanschlüssen von zwei der Wiederholungszellengeschaltet sind, um Zellenfehlanpassungen unter den Wiederholungszellenweiter zu verringern.
    [8] Monolithische Halbleitereinrichtung nach Anspruch7, bei der die zweiten Impedanzschaltungen gleichwertige Widerstände umfassen.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-16| OP8| Request for examination as to paragraph 44 patent law|
    2008-03-27| 8139| Disposal/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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